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EDA中心
EDA技术与VHDL
第4讲
第3章 VHDL 入门
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3.1 简单组合电路的VHDL描述
3.1.1 多路选择器的VHDL描述
图3-1 mux21a实体
图3-2 mux21a结构体
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3.1 简单组合电路的VHDL描述
3.1.1 多路选择器的VHDL描述
【例3-1】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE END ARCHITECTURE one ;
b
;
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3.1 简单组合电路的VHDL描述
3.1.1 多路选择器的VHDL描述
【例3-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
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3.1 简单组合电路的VHDL描述
3.1.1 多路选择器的VHDL描述
【例3-3】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;
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3.1 简单组合电路的VHDL描述
3.1.1 多路选择器的VHDL描述
图3-3 mux21a功能时序波形
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