综合性实验教学大纲
实验名称：十进制可预置数的可逆计数器的开发
实验类型：综合性实验
实验类别：基础□_ 专业基础_ 专业□
实验学时：4
所涉及的课程及知识点：
_____________ 课程：数字电路与逻辑设计、EDA原理与应用。
_____________ 知识点：基本的触发器原理和实现（JK、D、T）、Verilog HDL语言的运用、CPLD开发流程和开发工具的使用、计数器的原理和实现、清0/置数/同步/异步概念的理解及其在程序中的体现。
一、实验目的
_____________ (1) 理解触发器的原理及常用的触发器编程。
_____________ (2) 熟悉移位寄存器的基本原理、8位移位寄存器的开发。
_____________ (3) 理解计数器的基本原理。
_____________ (4) 熟悉计数器的CPLD开发、清0、预置的实现等。
二、实验内容
_____________ (1) 各类基本触发器的开发。
_____________ (2) 8位移位寄存器的开发。
_____________ (3) 实现一个十进制可同步预置数的可逆计数器，并进行仿真验证、下载运行。
三、实验仪器设备和材料清单
_____________ (1) 每2位同学为1组，每组一台PC机、一台DP-MCU/Altera实验仪。
_____________ (2) 配套的软硬件设备：并口JTAG下载线、Quartus II 7.2安装程序等。
四、实验要求
_____________ (1) 完成基本D触发器、带异步清0、异步置1的D触发器、带异步清0、异步置1的JK触发器的开发并仿真它们的逻辑功能。
_____________ (2) 完成8位移位寄存器的开发并下载到实验板运行，观察结果。
_____________ (3) 完成十进制可预置数的可逆计数器的开发并仿真结果或下载运行。
五、实验步骤及结果测试
_____________ （一）各类基本触发器的开发
_____________ 1. 基本D触发器
_____________ _ 基本D触发器的次态方程为：
，则可写出基本D触发器的Verilog HDL源代码如下所示：
_____________ 
_____________ 请分析源代码，并进行仿真验证代码的逻辑功能。
2. 带异步清0、异步置1的D触发器
_____________ 带异步清0、异步置1的D触发器的Verilog HDL源代码如下所示：
_____________ 请分析源代码，并进行仿真验证代码的逻辑功能。
3. 带异步清0、异步置1的JK触发器